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比GAA更關鍵？台積電2奈米真正王牌！晶背供電BSPDN決定下一代晶片勝負？

曲博科技教室 Dr. J Class · 2026-09-23 · 27 min

https://www.youtube.com/watch?v=8Mh41wFBUNw
#台積電#Intel#三星#製造成本#PowerVia#良率#BSPDN#3奈米製程#DBC#Rapidus
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Video summary

台積電、三星押注DBC縮小晶片，Intel以PowerVia拚良率與成本

晶背供電網路（BSPDN）將粗大的電源線移到晶片背面，讓正面保留更多訊號布線空間；在3奈米製程，供電路徑可由超過15層金屬降至約5層，功耗效率提升約15%至20%。影片比較三種方案：BPR製程最簡單但可能有金屬污染風險；Intel採用的PowerVia電源金屬柱避開前段金屬污染、成本與對位要求較低；台積電與三星採用縮放效果最佳、但需小於5奈米疊對精度的直接背面接點（DBC）。路線圖顯示台積電A16、三星SF2Z與Intel 18A、14A均導入BSPDN，Rapidus則預計2027年量產2奈米但尚無相關計畫，先進製程競爭將聚焦縮放、良率與製造成本。

Chapters

  1. 0:00開場｜BSPDN比較台積電、Intel與三星的供電路線
  2. 1:59台積電贏得FinFET戰役｜N5、N3代工領先Intel
  3. 4:45BSPDN基礎｜供電移至背面、邏輯單元縮至5T
  4. 11:13BSPDN雙重提升｜供電層數由15層降至5層、效率增15至20%
  5. 13:36埋入式供電軌道BPR｜15%面積縮小但面臨金屬污染
  6. 16:12PowerVia電源金屬柱｜Intel避開前段金屬污染並節省數億美元
  7. 20:22直接背面接點DBC｜50奈米接點間距帶來最大微縮效益
  8. 25:49結論｜台積電三星採DBC、Intel以PowerVia提升良率

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