比GAA更關鍵？台積電2奈米真正王牌！晶背供電BSPDN決定下一代晶片勝負？

影片總結

台積電、三星押注DBC背面供電，Intel以PowerVia拚良率與先進製程競爭

台積電2奈米量產後，晶背供電網路（BSPDN）成為先進製程關鍵。影片比較BPR、Intel PowerVia與直接背面接點（DBC）：BPR製程簡單但可能引發金屬汙染，PowerVia避開正面電源軌道、製程較簡單，DBC則直接從電晶體背面供電，縮放效果最佳，卻要求約50奈米接點間距與小於5奈米疊對精度。BSPDN可將供電層數由超過15層降至約5層，功耗效率提升約15%至20%。路線圖顯示，台積電A16、三星SF2Z採DBC，Intel 18A與14A採PowerVia；日本Rapidus預計2027年量產2奈米，但尚無BSPDN計畫，三方競爭將持續升溫。

章節

1. 0:00開場｜台積電2奈米量產與BSPDN三種技術
2. 1:59台積電FinFET戰役｜N5與N3領先、GAAFET與BSPDN迎來轉折
3. 4:45BSPDN基礎｜正面供電移至背面，6T單元可縮至5T
4. 11:13BSPDN雙重提升｜3奈米供電層數降至5層、功耗效率提升15至20%
5. 13:36埋入式供電軌道BPR｜面積縮小15%，但前段金屬污染阻礙量產
6. 16:12PowerVia電源金屬柱｜Intel避開前段污染，成本與良率更具優勢
7. 20:22直接背面接點DBC｜50奈米接點間距帶來最大微縮，但需多重曝光或EUV
8. 25:49結論｜台積電與三星採DBC，Intel以PowerVia追趕良率